SystemVerilog 裡的 UVM 驗證之概念以及 Cocotb （二）

前一篇文章中說明了用 trace-based simulation 會出現的問題
本篇會說明是怎麼從 trace-based simulation 變成 UVM 的
以及說明 UVM 的核心的想法

SystemVerilog 裡的 UVM 驗證之概念以及 Cocotb （一）

SystemVerilog Universal Verification Methodology 是用來驗證硬體的一種手段
本系列文將會說明 SystemVerilog UVM 的結構以及前因後果
注意這邊並不會講解如何 SystemVerilog UVM 怎麼使用
而是會介紹一個 Opensourced 類似的工具 - Cocotb
(COroutine based COsimulation TestBench)
https://github.com/potentialventures/cocotb